삼성전자(005930)가 차세대 D램의 성능을 떨어뜨리는 배선 산화를 막아 셀 동작전류를 2.6배 높이는 기술을 개발했다. 기존 D램을 더 작게 만드는 방식이 한계에 가까워지면서 향후 메모리 셀을 여러 층으로 쌓는 3차원(3D) D램 구현에 필요한 공정 기술을 축적해 기술 경쟁을 선도할 방침이다.

배선에 보호막 씌웠더니…동작전류 2.6배 증가
12일 업계에 따르면 미국 특허청(USPTO)은 삼성전자가 최근 출원한 '수직 채널 트랜지스터를 포함하는 반도체 장치' 특허를 공개했다.

이번 특허는 차세대 수직 D램에서 데이터를 읽고 쓰는 배선인 비트라인을 산화로부터 보호하는 기술이다. 비트라인과 전류가 흐르는 통로인 채널 사이의 저항을 낮춰 메모리 셀의 동작 성능을 높이는 방식이다.

특허에 제시된 수직 D램은 전류가 새는 현상을 줄이기 위해 채널에 산화물 반도체를 사용한다. 다만 채널을 만드는 과정에서 아래쪽에 놓인 비트라인이 산화되면 전류 흐름을 방해하는 저항이 커질 수 있다.

삼성전자는 이를 해결하기 위해 비트라인과 채널 사이에 인듐 함량이 높은 산화물 반도체로 만든 얇은 보호막을 넣었다. 보호막이 비트라인 윗면 전체를 덮어 제조 과정에서 배선이 산화되는 것을 줄이는 구조다.

이 보호막은 전류가 더 잘 흐르도록 돕는 역할도 한다. 보호막 내부에 산소 원자가 빠져 생긴 '산소 빈자리'가 비트라인과 채널 사이의 접촉저항을 낮추는 데 기여한다.

비교실험에선 보호막을 넣은 구조의 메모리 셀 동작전류가 기존 구조보다 2.6배 높았다. 접촉저항은 26%, 채널저항은 71% 감소했다. 전류 흐름을 방해하는 저항을 줄여 작은 메모리 셀에서도 충분한 전류를 확보할 수 있는 기술인 것으로 풀이된다.

삼성전자 연구진은 "산화 방지막으로 비트라인의 산화를 막거나 줄일 수 있다"면서 "비트라인과 채널 사이의 전체 전기저항을 낮추고 반도체 장치의 동작전류를 높일 수 있다"고 설명했다.


작게 만드는 D램에서 수직 구조로…미세화 한계 대응
이 같은 연구는 D램의 미세화 한계를 극복하기 위한 기술 개발과 맞닿아 있다. D램은 데이터를 저장하는 기본 단위인 셀을 작게 만들수록 같은 면적에 더 많은 데이터를 담을 수 있다. 그러나 셀이 작아질수록 전류가 새거나 저항이 커지는 등 성능을 유지하기가 어렵다는 한계가 있다.

삼성전자는 이 같은 한계를 극복하기 위해 차세대 기술인 수직 채널 트랜지스터(VCT)를 개발하고 있다. 전류가 흐르는 통로인 채널을 세로로 세워 좁은 공간을 더 효율적으로 활용하는 방식이다.

이번 특허는 VCT 구조에서 발생할 수 있는 저항 문제를 줄였다는 점에서 의미가 있는 것으로 보인다.

삼성전자는 VCT에 이어 메모리 셀을 여러 층으로 쌓는 3D D램 기술도 연구하고 있다. VCT가 전류 통로를 세로로 배치해 공간 활용도를 높이는 방식이라면 3D D램은 셀 자체를 여러 층으로 쌓아 저장 용량을 늘리는 구조다.

앞서 삼성전자는 지난 2024년 10나노미터(㎚) 이하 D램에 VCT를 활용하는 새로운 구조를 연구하고 있으며 2030년 3D D램 상용화를 추진한다는 계획을 발표했다.

이준석 한양증권 애널리스트는 "일반 D램 역시 회로를 10㎚ 이하로 작게 만드는 미세화만으로 용량과 성능을 높이기 어려워지고 있다"면서 "장기적으로는 셀과 트랜지스터를 위로 쌓는 3차원 D램이 차세대 기술로 거론되고 있다"고 전했다.

jin@news1.kr