한국과학기술원(KAIST)은 조병진 전기전자공학부 교수 연구팀이 머리카락보다 얇은 반도체 층에 새로운 소재를 적용해 전자의 이동을 상황에 따라 제어하는 ‘스마트 출입문’ 구조를 구현해 3차원 V-낸드(3D V-NAND) 메모리의 고집적화 한계를 극복했다고 20일 밝혔다.
KAIST 연구진.(왼쪽부터)강대현 석박통합과정 학생, 조병진 교수.(사진=KAIST)
반도체 메모리에서 데이터의 통로인 터널링층(Tunneling Layer)은 그동안 성능과 안정성을 모두 확보하기 어려웠다. 기존 소재인 실리콘 산질화물(SiON)은 데이터를 지우기 위해 통로를 넓히면 저장된 데이터가 밖으로 새어나가고, 반대로 입구를 좁히면 데이터 삭제 속도가 느려졌다.
이는 메모리 셀 하나에 5비트 정보를 저장하는 차세대 펜타 레벨 셀(PLC) 기술을 구현하는데 가장 큰 걸림돌이었다. PLC는 하나의 메모리 셀에서 32단계의 전압 상태를 구분해 데이터를 저장하는 방식으로, 같은 크기의 메모리에서도 더 많은 정보를 저장할 수 있게 한다.
연구팀은 이러한 문제를 해결하기 위해 기존의 실리콘 기반 소재에서 벗어나 신소재인 붕소 산질화물 소재를 터널링층에 적용했다. 이 소재는 전하의 종류에 따라 문턱 높이가 달라지는 독특한 물리적 특성을 지녔다.
연구팀은 또 데이터를 지울 때 필요한 전하는 쉽게 통과시키고, 저장된 데이터를 의미하는 전자는 밖으로 새어나가지 못하도록 막는‘비대칭 에너지 장벽’ 구조를 설계했다.
비대칭 에너지 장벽은 전하가 이동할 때 넘어야 하는 에너지 장벽의 높이가 전하의 종류에 따라 서로 다르게 형성되는 구조를 뜻한다. 이를 통해 데이터를 지울 때는 전하가 쉽게 이동하도록 하면서도, 저장된 데이터인 전자가 외부로 누설되는 것을 효과적으로 막을 수 있다. 마치 들어올 때는 잘 열리고 나갈 때는 굳게 닫히는 ‘스마트 출입문’을 반도체 안에 구현한 것이다.
분석 결과, BON 터널링층을 적용한 소자는 기존 대비 데이터 삭제 속도가 최대 23배나 향상되는 것으로 나타났다. 또 수만 번의 반복 사용 후에도 성능 저하가 거의 없는 것으로 분석됐다.
조병진 교수는 “차세대 초고용량 메모리 제조에 바로 적용할 수 있는 기술”이라며 “반도체 강국인 대한민국의 기술 초격차를 유지하는 데 기여하겠다”고 말했다.
연구 결과는 반도체 분야 학술대회인 ‘국제전자소자학회(IEDM)’에서 지난해 12월 9일 발표됐으며, 삼성전자가 주최한 제32회 삼성휴먼테크논문대상에서 ‘대상’을 차지했다.
